【关键词】 比较器 字比较 位比较 VHDL语言 CPLD
【出   处】 理论探索
【收   录】 bt365官网亚洲版
【作   者】 李伟尧
【项   目】 暂不属于基金项目
【单   位】 湘潭职业技术学院信息工程系
【摘   要】 在应用VHDL硬件描述语言设计比较器时，为了提高器件的运行速度，节省CPLD硬件资源，降低设计成本，提出了应用字比较方式设计比较器的方法，通过实例分析，对采用字比较与位比较设计方法设计的比较器进行了对比分析，说明了为什么比较器要采用字的比较方式，另外，本文还阐述了几种提高比较器效率的设计方法。...